JK Flip-Flop¶

Ein 1 Pegel am Set- oder Reseteingang setzt den Eingang auf 1 oder 0, unabhängig vom Zustand der anderen Eingänge. Wenn Set und Reset inaktiv sind (0), werden die Daten am J- und K-Eingang durch die positive Taktflanke zum Ausgang transferiert. Die Daten am J- und K-Eingang haben zu anderen Zeitpunkten keine Auswirkungen auf den Ausgang. Wenn J und K auf 1 gehalten werden, arbeitet dieses Flip-Flop als Toggleschalter.

Der logische Anfangspegel zu Beginn der Simulation ist wählbar

Mit der Laufzeitverzögerung schaltet der Ausgang um einen Integrationsschritt verzögert.

X = gleichgültig (don't care)

Q0 = Zustand von Q vor dem letzten Eingangswechsel oder Clock

= 0-1 CP-Übergang